人工智慧化是EDA突破傳統賽道的切入點
EDA（Electronic Design Automation，電子設計自動化）作為積體電路領域的底層關鍵工具，貫穿於積體電路設計、製造、封測等各個環節，是積體電路產業的戰略基礎之一，更是未來萬億數字經濟的重要基柱。EDA對於整個積體電路產業的繁榮發展，其重要性不言而喻。
EDA行業是一個具有高技術壁壘、高毛利率的行業，行業立基者經過三十多年的發展，透過技術研發和持續併購，已經構建起一條覆蓋全流程各環節的完整的產業生態，並牢牢掌握著全球大份額市場，挑戰者很難一時撼動其地位。
2020年，全球EDA&IP市場規模超過114億美元，僅Synopsys和Cadence兩家，就佔據了全球高達61%的市場，其市值都在500億美元左右，高達市場規模將近5倍。但隨著碳化矽等第三代半導體材料的出現、先進工藝製程、先進封裝的演化、以及廠商產品的快速迭代，傳統EDA產業也在朝著更具人工智慧化、更快算力、共享雲端化等方向發展，當下中國，雖然還未誕生具有市場壟斷地位的EDA企業，但在該領域呈現百花齊放的態勢，有做全流程工具的，也有專注某個環節的，有針對器件模擬模擬的，更有與Fab廠硬體裝置相配套的良率檢測系統等等。據云岫資本預測，當前中國EDA&IP市場規模約為百億人民幣，未來中國國內也將有望誕生高市值的EDA龍頭企業。
後摩爾時代，more than moore,晶片的設計不僅僅追求先進製程，更關注PPA（Performance、Power、Area）。能否快速響應客戶需求，針對客戶需求進行差異化定製，幫助客戶快速完成產品迭代，是晶片設計公司聚焦的重點。新時代的需求，對設計工具的迭代更新提出了更高的要求，設計自動化（人工智慧化）、系統處理大資料時算力的強度和速度、系統的開放化以及系統上雲等都是EDA工具力爭實現突破原有賽道的新方向。
芯聯成BunnyGS軟體
從點工具到系統整合的蛻變
“在30萬晶片人才缺口的當下，實現設計工具的高度智慧化，有助於企業縮減大量人力成本，同時降低晶片的設計門檻。”這也是擺在芯聯成面前的一大現實難題。隨著超大規模數字積體電路（VLSI）的發展，百萬門甚至千萬門級的數字積體電路專案，更需要藉助高效能的EDA工具實現自動化分析與設計。
芯聯成自主研發的BunnyGS系統，是一款專為IC&IP定製化設計研發的EDA工具軟體，融合了影象處理、AI演算法、雲計算等關鍵核心技術，高度整合完備的版圖和原理圖編輯、數位電路訊號流分析和自動佈局佈線等子系統，能滿足客戶對超大規模IC專案的分析需求，並可在和客戶共同確認晶片設計規格的基礎上，幫助客戶實現IC&IP定製需求。
從BunnyGSV1.8.0到BunnyGSV1.8.4，是一個經過歷次迭代更新與嚴格測試的長期考驗的過程，芯聯成在與客戶的合作交流過程中，認真聽取和收集客戶的需求反饋與建議，對BunnyGS的原有功能的效能進一步提升，快速響應客戶新興需求，將新開發的點工具整合在原有系統，逐步打造完整的閉環生態系統。其平臺上所有資料都可相容主流EDA設計軟體，同時可在Linux和Windows兩種平臺執行，具有層次化線網追蹤功能，能支援多使用者協同線上工作。
芯聯成BunnyGSV1.8.4
核心技術攻克工程痛點
1、相容Cadence PCell，支援PCell繪製版圖
PDK，全稱Process Design Kit,通常翻譯成“工藝設計套件”。PDK用代工廠的語言定義了一套反映Foundary工藝的文件資料，是一組描述半導體工藝細節的檔案，並用於EDA工具中。它是溝通IC設計公司、代工廠與EDA廠商的橋樑；也是設計公司用來做物理驗證的基石，更是流片成敗的關鍵因素。
PDK包含了多個檔案，如：器件模型（Device Model）、Symbols & View、CDF、PCell、TechnologyFile、PVRule。其中Pcell(Parameterized Cell)，中文稱“引數化單元”，是Cadence Virtuoso（Cadence公司推出的用於模擬/數字混合電路模擬和射頻電路模擬的專業軟體。）的PDK，它是用SKILL語言開發的，但是直到目前為止，其它主流EDA廠商都無法讀寫Virtuoso的PDK，無法原生態支援。
BunnyGS軟體實現了一種能相容Cadence PCEll工藝庫的方法，支援使用PCell繪製版圖，芯聯成自研的sltPcell程式，能支援CSMC、DB、HHNEC、SMIC、TSMC等常見工藝庫，提高了Cadence PCell工藝庫相容的靈活性。
2、新增數位電路中組合邏輯的BOOL模擬功能
BunnyGS軟體新增了數位電路中組合邏輯的BOOL模擬功能，目前最大支援13位資料輸入，即可一次完成8192次遍歷運算。同時，軟體支援對運算結果進行線上解碼，使用者可根據需要對輸入輸出訊號進行排序和選擇，在選擇有效值後可直接得到解碼結果。
該功能常用於分析內部線網關係複雜、例項數量較大的電路模組，如譯碼（器）電路、演算法實現電路等，在使用時可忽略其內部複雜的結構，一次完成從輸入到輸出的邏輯對映，高效地完成電路分析。例如在分析乙太網通訊晶片、距離感測器晶片等具有複雜暫存器對映的晶片時，使用該功能透過一次模擬即幫助工程師得到晶片的完整暫存器對映，資料流向分析因此更快更準。
3、全新EDIF格式輸出演算法，有效取代人工替換PDK單元
工程師整理好的電路有時需替換工藝庫，不同工藝庫之間的器件種類、數量及引數名稱和約束等都不相同，傳統的替換工藝庫的方法是在檢視上逐一修改器件型別。專案的器件數量巨大，逐個修改必然會帶來難以估計的工作量，同時器件引數存在對映或約束關係，無法直接修改。
芯聯成開發了一種高PDK相容度的EDIF格式輸出演算法，透過器件庫和PDK庫的器件名稱和引數對映關係配置pdkmap.xml檔案，在匯出EDIF時，軟體自動將BunnyGS提取的器件轉換為相應的PDK器件，同時更新器件的引數。使用高PDK相容度的EDIF格式輸出演算法後，工程師能透過匯出的EDIF檔案準確、高效地替換PDK庫，為高效、高質量地交付專案提供了有力支撐。
4、BunnyGS系統與模擬驗證軟體無縫對接
大規模數位電路模擬驗證中，需要匯出模組的verilog檔案。BunnyGS軟體支援分類別匯出verilog，可以將所有基本單元的functional檢視匯入到同一檔案中，宏模組匯入到一個檔案中。也可以將所有基本單元的functional檢視匯入到同一檔案中，不同宏模組匯入到不同檔案中。將這些verilog檔案匯入到數字模擬軟體進行模擬驗證。
常用的數字模擬軟體有Synopsys公司的VCS和Verdi、Cadence公司的 ncverilog、Mentor公司的modelsim。Verdi等軟體的介面顯示的例項是無序的，沒有使用到規則的例項位置和有序的線網關係。
在進行驗證時，通常需要使用有序的訊號或能快速地找到對應的訊號。BunnyGS軟體新增了格式化輸出線網名功能，對於整理好的電路，可以將有序的訊號格式化為Verdi軟體除錯格式輸出，減少了複雜和繁瑣的工作，方便工程師除錯和跟蹤訊號，讓工程師的工作重心落到驗證上。
芯聯成
國內領先的積體電路設計服務和智慧財產權服務供應商
芯聯成軟體有限公司成立於2016年，是國內領先的積體電路設計服務和智慧財產權分析服務供應商，致力於為客戶提供EDA軟體開發、晶片工藝分析、電路分析、專利侵權分析和IP&IC設計服務等一系列高技術服務。
芯聯成服務超過3000多個的電路分析和設計服務專案，包括：5G通訊應用的射頻SoC晶片、MCU系列晶片、多種高速低速ADC/DAC晶片、各類感測器應用晶片、電源管理晶片、高速時鐘系列晶片、驅動應用晶片、介面和隔離晶片、DRAM/NAND儲存系列等各市場領域的應用晶片。透過為客戶提供EDA軟體開發、矽智慧財產權分析、以及全定製化IC&IP設計服務，芯聯成致力於成為IC設計公司的最佳合作伙伴。
